7458 chip 내부의 회로를 구현 하라는 문제그림을 잘보고 하나하나 만들어가면 크게 어렵지않다.좌측은 and gate들이 입력 2개를 받고 우측은 and gate들이 입력 3개를 받는 것만 유의해서 짜면 될것같다. 이로써 Verilog-Language의 Basics 챕터가 끝났다~module top_module ( input p1a, p1b, p1c, p1d, p1e, p1f, output p1y, input p2a, p2b, p2c, p2d, output p2y); wire w_and_1, w_and_2; wire w_tri_and_1, w_tri_and_2; wire w_or_1, w_or_2; assign w_and_1 = p2a & p2b; a..

이번 문제는 Wire의 사용법에 대해 배우는 문제인듯하다.`default_nettype nonemodule top_module( input a, input b, input c, input d, output out, output out_n ); wire w_and1; wire w_and2; wire w_or1; assign w_and1 = a & b; assign w_and2 = c & d; assign w_or1 = w_and1 | w_and2; assign out = w_or1; assign out_n = ~w_or1;endmodule

기본적인 문제라서 그냥 한번에 하기로 했다지난번에 한 NOT 까지 합치면NOT / AND / NOR / XNOR 순으로 문제가 나와있다.Bitwise 연산자와 Logical 연산자는 비슷하지만 다름!Bitwise(Bit 연산)NOT: b = ~aAND: c = a & bOR: c = a | bXOR: c = a ^ bLogical(True, False)NOT: b = !aAND: c = a && bOR: c = a || bXOR: 없음이번엔 a 와 b의 입력을 AND gate로 묶어서 out으로 출력하는 문제module top_module( input a, input b, output out ); assign out = a & b;endmodulea, b 입력을 NOR gate..

단순히 NOT Gate를 사용하여 inverse 시키는 문제module top_module( input in, output out); assign out = ~in;endmodule

얼레벌레 논문을 쓰는 중인데 비슷한 논문 찾는게 너무 귀찮다그 와중에 알게된 싸이트 인데  https://researchrabbitapp.com/home Research Rabbit researchrabbitapp.com 비슷한 논문을 찾아주는 용도로 사용 중인데 기능이 더 있는 것 같다.

AXI(Advanced eXtensible Interface)AXI Architecture - Channel DefinitionTransactions 기반5개의 독립 ChannelChannelAWWrite Request(요청)WWrite DataBWrite Response(응답)ARRead Request(요청)R Read DataInformation Source는 VALID 신호 사용Valid Address / Data / Control information을 사용 유/무 표시Destination은 READY 신호 사용Information Accept(수신) 가능 유/무 표시Write & Read Request ChannelTransaction에 요구되는 모든 Address와 Control 정보 전달Wr..

왜? Bus Architecture가 만들어지게 되었을까?Chip, Peripheral 등을 각각의 Bus로 연결하면 개수가 적을 때는 상관 X그러나? 개수가 많아지면 Bus가 "매우" 많이 필요해짐 → 설계 난이도 상승 ↑ → 하나의 Bus로 연결하자! → 하지만 각각의 처리속도가 다름→ 그래서 특정 Protocol(약속)이 필요해짐 → AMBA의 등장AMBA(Advanced Microcontroller Bus Architecture)"ARM"에서 개발한 Bus ArchitectureBus 종류마다 특화된 기능이 다름AXI(Advanced eXtensible Interface)'AMBA 3'부터 포함AHB, APB와의 호환성AHB 보다 높은 Performance높은 'Bandwidth(대역폭)'낮은 '..

해당 그림처럼 연결하는 문제그냥 하나하나 연결 해주면 끝My Answermodule top_module( input a,b,c, output w,x,y,z); assign w = a; assign x = b; assign y = b; assign z = c;endmodule코드 블럭에 Verilog가 기본 지원이 아니다보니 너무 복잡하다 ㅠㅠ