단순히 NOT Gate를 사용하여 inverse 시키는 문제module top_module( input in, output out); assign out = ~in;endmodule

얼레벌레 논문을 쓰는 중인데 비슷한 논문 찾는게 너무 귀찮다그 와중에 알게된 싸이트 인데  https://researchrabbitapp.com/home Research Rabbit researchrabbitapp.com 비슷한 논문을 찾아주는 용도로 사용 중인데 기능이 더 있는 것 같다.

AXI(Advanced eXtensible Interface)AXI Architecture - Channel DefinitionTransactions 기반5개의 독립 ChannelChannelAWWrite Request(요청)WWrite DataBWrite Response(응답)ARRead Request(요청)R Read DataInformation Source는 VALID 신호 사용Valid Address / Data / Control information을 사용 유/무 표시Destination은 READY 신호 사용Information Accept(수신) 가능 유/무 표시Write & Read Request ChannelTransaction에 요구되는 모든 Address와 Control 정보 전달Wr..

왜? Bus Architecture가 만들어지게 되었을까?Chip, Peripheral 등을 각각의 Bus로 연결하면 개수가 적을 때는 상관 X그러나? 개수가 많아지면 Bus가 "매우" 많이 필요해짐 → 설계 난이도 상승 ↑ → 하나의 Bus로 연결하자! → 하지만 각각의 처리속도가 다름→ 그래서 특정 Protocol(약속)이 필요해짐 → AMBA의 등장AMBA(Advanced Microcontroller Bus Architecture)"ARM"에서 개발한 Bus ArchitectureBus 종류마다 특화된 기능이 다름AXI(Advanced eXtensible Interface)'AMBA 3'부터 포함AHB, APB와의 호환성AHB 보다 높은 Performance높은 'Bandwidth(대역폭)'낮은 '..

해당 그림처럼 연결하는 문제그냥 하나하나 연결 해주면 끝My Answermodule top_module( input a,b,c, output w,x,y,z); assign w = a; assign x = b; assign y = b; assign z = c;endmodule코드 블럭에 Verilog가 기본 지원이 아니다보니 너무 복잡하다 ㅠㅠ

Wire의 사용법에 대한 문제input in을 output out에 연결하라는 간단한 문제이다. My Answermodule top_module(input in, output out); assign out = in;endmodule

앞선 문제보다 쉽?다 그냥 0은 입력안해도 0이다~ 알려주는 문제Module Declarationmodule top_module( output zero );My Answermodule top_module( output zero );endmodule

시작하면 가장 처음에 나오는 문제 그냥 1이 출력되는 모듈을 만드시오Module Declarationmodule top_module( output one );My Answermodule top_module( output one ); assign one = 1'b1;endmodule