해당 그림처럼 연결하는 문제
그냥 하나하나 연결 해주면 끝
My Answer
module top_module(
input a,b,c,
output w,x,y,z
);
assign w = a;
assign x = b;
assign y = b;
assign z = c;
endmodule코드 블럭에 Verilog가 기본 지원이 아니다보니 너무 복잡하다 ㅠㅠ
ZY_repo