기본적으로 사용되는 2개의 flip-flop을 연결하여 사용하는 synchronizer첫번째 FF에서는 metastability가 일어나도 두번째 FF에서는 정상적으로 Capture하는 모습을 보여 자주 사용된다고 한다.

Reference: https://docs.amd.com/r/en-US/ug949-vivado-design-methodology/Single-Bit-CDC AMD 가이드를 참고하면 위와 같은 과정으로 CDC를 어떻게 할 것 인지를 정하기를 권장하는것 같다.물론 FPGA에 관한 CDC이야기지만, 설계하는데 도움이 될것 같다. CDC 관련하여 글을 이어서 적을 예정이다.

- Rocky 8.10에서 설정하기 위해 만든 shell file- xrdp 설정을 했는데 지속적으로 원격접속이 안되어 새롭게 설정#!/bin/tcsh# 요구: Rocky Linux 8.10, root로 실행# 기능# 1) xrdp 설치 및 Xorg 세션 강제, 방화벽/SELinux 설정# 2) 기본 쉘 tcsh로 지정 및 /etc/skel 준비# 3) admin의 tcsh 환경을 복제하되 exit/logout/exec 제거# 4) 특정 그룹으로 user1..user4 생성# 5) 모든 새 사용자에 xrdp용 ~/.Xclients 생성# 변수set new_users = ( user1 user2 user3 user4 )set target_group = group_nameset admin_home = /ho..

# ===== 기본 옵션 =====set autolist # 탭 자동완성 목록set correct=all # 오타 교정 제안set noclobber # > 덮어쓰기 방지 (>|로 강제)set notify # 백그라운드 작업 종료 즉시 알림set autologout = 0 # 자동 로그아웃 해제# ===== 히스토리 =====set histfile = ~/.tcsh_historyset history = 5000set savehist = (5000 merge)set histdup = erase # 중..

요구사항이 negedge clk와 reset시에 0x34를 넣으라는 문제module top_module ( input clk, input reset, input [7:0] d, output [7:0] q); always @(negedge clk)begin if(reset) q

module top_module ( input clk, input reset, // Synchronous reset input [7:0] d, output [7:0] q); always @(posedge clk) begin if(reset) q RESET신호가 추가된 DFF (Synchronous)

module top_module ( input clk, input [7:0] d, output [7:0] q); always @(posedge clk) begin q 이전.. 코드랑 똑같은 8bit짜리 DFF

module top_module ( input clk, // Clocks are used in sequential circuits input d, output reg q );// always @(posedge clk) begin q 간단한 D Flip Flop