module top_module ( input clk, input [7:0] d, output [7:0] q); always @(posedge clk) begin q 이전.. 코드랑 똑같은 8bit짜리 DFF

module top_module ( input clk, // Clocks are used in sequential circuits input d, output reg q );// always @(posedge clk) begin q 간단한 D Flip Flop

FPGA 내부 신호를 읽어서 디버깅에 도움을 주는 Signal Tap 사용 방법Basic ANDall Signals triggered = CaptureBasic ORone of the Signals triggered = CaptureComparisionCompares value with conditionsAdvancedCreates complex trigger

// BCD Counter with modulo Kmodule alu_ex3 #( parameter N = 32, parameter K = 10, parameter M = 3)( input wire clk, input wire rstn, output wire [6:0] bcd0, output wire [6:0] bcd1, output wire [6:0] bcd2);wire roll0, roll1, roll2;wire [ 3:0] led[0:2];modulo_cnt #(.K(50000000)) u_cnt_base (.clk(clk), .rstn(rstn), .ena(1'b1 ), .led( ), .roll(roll0)..

Code// 7-Segment Displaymodule alu_ex1 ( input wire clk, input wire rstn, input wire [1:0] digit, output reg [6:0] seg);always @(posedge clk, negedge rstn) begin if (~rstn) seg clk와 rstn은 없어도 되는데 그냥 생각없이 만들다가 넣어서 귀찮아서 놔둠7 Seg 같은 경우 DE2-115를 사용중이기 때문에 Ref 파일을 보면 0이 켜는거고 1이 끄는것이며각각 PIN을 연결해주면 완성이다.

프로젝트 제작 Example - CLK 기반 LED 주기적으로 ON / OFFmodule example1#( parameter N = 25)( input wire clk, input wire rstn, output wire out);reg [N-1:0] count;always @(posedge clk, negedge rstn) begin if (~rstn) count LED의 작동이 매우 빠르기 때문에 Count의 MSB가 1일때 켜고 0일때 꺼지도록 설계Quartus SettingsAnalasys 를 진행 후에 Pin PlanningPin Planning은 Reference File을 보고 각 PIN의 이름과 전압을 설정Synthesis까지 진행 후에 Programmer에 들..