Day 4 - 7-Segment Decoder

2025. 3. 7. 13:24·IDEC 교육/Verilog HDL

Code

// 7-Segment Display

module alu_ex1 (
    input wire clk,
    input wire rstn,
    input wire [1:0] digit,
    output reg [6:0] seg
);

always @(posedge clk, negedge rstn) begin
    if (~rstn) seg <= 7'b0000000;
    else begin
        case (digit)
            2'b00: seg <= 7'b0100001; // d
            2'b01: seg <= 7'b0000110; // e
            2'b10: seg <= 7'b0100100; // 2
            default: seg <= 7'b1111111;
        endcase
    end
end

endmodule

clk와 rstn은 없어도 되는데 그냥 생각없이 만들다가 넣어서 귀찮아서 놔둠

7 Seg 같은 경우 DE2-115를 사용중이기 때문에 Ref 파일을 보면 0이 켜는거고 1이 끄는것이며
각각 PIN을 연결해주면 완성이다.

 

Ref 일부

 

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