왜? Bus Architecture가 만들어지게 되었을까?Chip, Peripheral 등을 각각의 Bus로 연결하면 개수가 적을 때는 상관 X그러나? 개수가 많아지면 Bus가 "매우" 많이 필요해짐 → 설계 난이도 상승 ↑ → 하나의 Bus로 연결하자! → 하지만 각각의 처리속도가 다름→ 그래서 특정 Protocol(약속)이 필요해짐 → AMBA의 등장AMBA(Advanced Microcontroller Bus Architecture)"ARM"에서 개발한 Bus ArchitectureBus 종류마다 특화된 기능이 다름AXI(Advanced eXtensible Interface)'AMBA 3'부터 포함AHB, APB와의 호환성AHB 보다 높은 Performance높은 'Bandwidth(대역폭)'낮은 '..

해당 그림처럼 연결하는 문제그냥 하나하나 연결 해주면 끝My Answermodule top_module( input a,b,c, output w,x,y,z); assign w = a; assign x = b; assign y = b; assign z = c;endmodule코드 블럭에 Verilog가 기본 지원이 아니다보니 너무 복잡하다 ㅠㅠ

Wire의 사용법에 대한 문제input in을 output out에 연결하라는 간단한 문제이다. My Answermodule top_module(input in, output out); assign out = in;endmodule

앞선 문제보다 쉽?다 그냥 0은 입력안해도 0이다~ 알려주는 문제Module Declarationmodule top_module( output zero );My Answermodule top_module( output zero );endmodule

시작하면 가장 처음에 나오는 문제 그냥 1이 출력되는 모듈을 만드시오Module Declarationmodule top_module( output one );My Answermodule top_module( output one ); assign one = 1'b1;endmodule

HDL로 하는 백준 알고리즘 같은 사이트 https://hdlbits.01xz.net/wiki/Main_Page HDLBitsHDLBits is a collection of small circuit design exercises for practicing digital hardware design using Verilog Hardware Description Language (HDL). Earlier problems follow a tutorial style, while later problems will increasingly challenge your circuit desihdlbits.01xz.net 위의 목차에서 Basics 부터 차례대로 풀예정이다.