
Day 4 - 7-Segment Decoder
·
IDEC 교육/Verilog HDL
Code// 7-Segment Displaymodule alu_ex1 ( input wire clk, input wire rstn, input wire [1:0] digit, output reg [6:0] seg);always @(posedge clk, negedge rstn) begin if (~rstn) seg clk와 rstn은 없어도 되는데 그냥 생각없이 만들다가 넣어서 귀찮아서 놔둠7 Seg 같은 경우 DE2-115를 사용중이기 때문에 Ref 파일을 보면 0이 켜는거고 1이 끄는것이며각각 PIN을 연결해주면 완성이다.