
Day 2 - Synchronous / Asynchronous
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IDEC 교육/Verilog HDL
Synchronous (동기)모든 작동이 clk 즉 clock기반으로 작동예시Sync. Resetmodule dff_sync( input wire clk; input wire reset; input wire D; output reg Q;)always @(posedge clk) begin if (reset) Q Asynchronous (비동기)모든 작동이 해당 신호 기반으로 작동, clk와 상관이 없이 작동예시Async. Resetmodule dff_async( input wire clk; input wire reset; input wire D; output reg Q;)always @(posedge clk, posedge reset) begin if ..