Day 2 - Case / Casez / Casex
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IDEC 교육/Verilog HDL
Case (조건)Case문은 순차적으로 if문을 거친다고 생각하면된다.예시 (인코딩)참고로 다수 case를 하나로 연결할 때는 ,로 연결 하면 된다.reg [15:0] rega;reg [ 9:0] result;case (rega) 16'd0: result = 10'b0111111111; 16'd1: result = 10'b1011111111; 16'd2: result = 10'b1101111111; 16'd3: result = 10'b1110111111; 16'd4: result = 10'b1111011111; 16'd5: result = 10'b1111101111; 16'd6: result = 10'b1111110111; 16'd7: result = 10'b1..