Verilog [ generate와 always@(*) ] 차이점

generate

반복적으로 독립된 하드웨어를 생성
하드웨어 자원 증가
같은 논리 회로가 여러 번 복사

always @(*)

Combinational Logic
입력 변화에 따라 동작이 결정되며, 최적화된 회로로 구현